في مؤتمر IEDM الأخير، استعرضت TSMC خارطة طريق عملية لتغليف شرائح الجيل التالي التي يمكنها تعبئة أكثر من تريليون ترانزستور بحلول عام 2030. ويتزامن هذا مع رؤية إنتل طويلة المدى. سيتم تحقيق مثل هذه الأعداد الضخمة من الترانزستورات من خلال مجموعة شرائح متعددة متقدمة ثلاثية الأبعاد. لكن TSMC تهدف أيضًا إلى زيادة تعقيد الرقائق المتجانسة، مما يؤدي في النهاية إلى تصميم 200 مليار ترانزستور على شريحة واحدة.
يتطلب ذلك من TSMC ترقية العقد N2 وN2P وN1.4 وN1 المخطط لها بشكل ثابت. على الرغم من أن تصميمات مجموعة الشرائح المتعددة تكتسب حاليًا قوة جذب، إلا أن TSMC تعتقد أن كثافة التغليف وكثافة الترانزستور الخام يجب أن تزيد في وقت واحد. تعد وحدة معالجة الرسوميات GH100 التي تحتوي على 80 مليار ترانزستور من NVIDIA واحدة من أكبر الرقائق المتوفرة اليوم، باستثناء تصميم Cerebras على مستوى الرقاقة.
ومع ذلك، فإن خريطة طريق TSMC تدعو إلى مضاعفة هذا العدد، أولاً بتصميمات متجانسة لأكثر من 100 مليار ترانزستور، ثم في النهاية 200 مليار. وبطبيعة الحال، مع زيادة حجم الرقاقة، يصبح العائد أكثر صعوبة، ولهذا السبب يصبح تغليف الرقاقة الصغيرة المتقدمة أمرًا بالغ الأهمية.
قامت منتجات الوحدات متعددة الرقائق، مثل MI300X من AMD وPonteVecchio من Intel، بدمج العشرات من الرقائق، بما في ذلك 47 شريحة من مادة PVC. وتتصور TSMC توسيع هذا التوسع ليشمل حزم الشرائح التي تحتوي على أكثر من تريليون ترانزستور من خلال CoWoS وInFO والتكديس ثلاثي الأبعاد والعديد من التقنيات الأخرى.
على الرغم من أن معدل التوسع قد تباطأ مؤخرًا، إلا أن TSMC لا تزال واثقة من تحقيق اختراقات في التعبئة والتغليف والمعالجة لتلبية احتياجات الكثافة المستقبلية. ويضمن الاستثمار المستمر في المسابك التقدم في إطلاق قدرات الجيل التالي من أشباه الموصلات. ولكن بغض النظر عن مدى عدوانية خارطة الطريق، فإن الفيزياء سوف تملي في نهاية المطاف الجدول الزمني.