في معرض CES 2026 لهذا العام، عرضت AMD أول معالج Zen6 EPYC Venice من الجيل الجديد في العالم باستخدام تقنية TSMC التي تبلغ 2 نانومتر.وفي الآونة الأخيرة، تسربت معلومات جديدة عبر الإنترنت، لتكشف عن المزيد من التفاصيل الهيكلية التي لم يتم الكشف عنها رسميًا بعد. وقد رفعت AMD عدد النوى إلى آفاق جديدة في مدينة البندقية، مع إصدار معمارية Zen 6C يصل إلى 256 نواة. يتم تحقيق هذا التصميم من خلال CCD عالي الكثافة وبنية IO Die المزدوجة الجديدة.
تظهر المعلومات العاجلة أن التحسين الأساسي لـ EPYC Venice يرجع بشكل أساسي إلى الجيل الجديد من Zen 6C CCD.يمكن لكل Zen 6C CCD أن يستوعب 32 نواة، وهو ضعف التصميم المكون من 16 نواة للجيل السابق Zen 5C، مما يسمح لـ AMD بتحقيق تكوين أعلى يبلغ 256 نواة أثناء استخدام 8 CCD فقط.
بالإضافة إلى ذلك، تمت ترقية تكوين ذاكرة التخزين المؤقت أيضًا. يحتوي كل جهاز Zen 6C CCD على ذاكرة تخزين مؤقت L3 مدمجة تبلغ سعتها 128 ميجابايت، مما يجعل إجمالي سعة ذاكرة التخزين المؤقت L3 للمعالج بأكمله تصل إلى 1 جيجابايت.
فيما يتعلق باستراتيجية العملية، تستخدم CCD الخاصة بـ EPYC Venice عملية TSMC بطول 2 نانومتر (N2P) لتحقيق الأداء النهائي؛ بينما يحافظ قالب IO المسؤول عن الإدخال/الإخراج على عملية 6 نانومتر.
ومن الجدير بالذكر أن EPYC Venice يستخدم بنية IO Die المزدوجة. تصل المساحة الإجمالية لقالبي IO إلى 750 مم²، وهو ما يتجاوز بكثير تصميم قالب IO الفردي من الجيل السابق.
وهذا يعني أن قناة الذاكرة وقدرات توسيع PCIe وCXL سيتم تحسينها بشكل كبير، وهو أكثر ملاءمة لدعم النشر الكثيف لوحدات معالجة الرسومات وأجهزة الشبكة عالية السرعة في خوادم الذكاء الاصطناعي.
