والآن بعد أن استعرضت ثلاث شركات تصنيع شرائح متقدمة CFETS (الترانزستورات ذات التأثير الميداني التكميلي)، بدأت تتشكل رؤية مضاعفة كثافة الترانزستور في المعالجات المستقبلية. CFET عبارة عن هيكل واحد يجمع بين نوعين من الترانزستورات المطلوبة لمنطق CMOS. في مؤتمر IEEE الدولي للأجهزة الإلكترونية الذي عقد هذا الأسبوع في سان فرانسيسكو، أظهرت شركات Intel وSamsung وTSMC تقدمها نحو تمكين الخطوة التالية في تطوير الترانزستور.
تنتقل شركات الرقائق من بنية جهاز FinFET المستخدمة منذ عام 2011 إلى الترانزستورات النانوية أو الترانزستورات ذات البوابات الكاملة. تعكس هذه الأسماء البنية الأساسية للترانزستور. في FinFETs، تتحكم البوابة في تدفق التيار عبر زعانف السيليكون العمودية. في الأجهزة النانوية، يتم قطع الزعانف إلى مجموعة من الأشرطة، كل منها محاط ببوابة. إن CFETs عبارة عن أكوام من شرائح السيليكون الأطول، نصفها لجهاز واحد ونصفها الآخر. وأوضح مهندسو إنتل في عدد ديسمبر 2022 من مجلة IEEE Spectrum أن الجهاز يجمع نوعين من الترانزستورات - FETs وpFETs - في عملية تكامل واحدة.
ويتوقع الخبراء أن يكون CFET متاحًا تجاريًا خلال سبع إلى عشر سنوات، ولكن لا يزال هناك الكثير من العمل الذي يتعين القيام به قبل ذلك.
كانت Intel واحدة من الشركات الثلاث الأولى التي عرضت CFET، حيث أطلقت إصدارًا مبكرًا في IEDM في عام 2020. وهذه المرة، أبلغت Intel عن تحسينات متعددة حول أبسط دائرة CFET، العاكس. يرسل عاكس CMOS نفس جهد الإدخال إلى بوابات كلا الجهازين في المكدس وينتج مخرجًا يمثل الانعكاس المنطقي للإدخال.
وقال ماركو رادوسافليفيتش، كبير المهندسين في مجموعة أبحاث المكونات في إنتل، للصحفيين قبل الاجتماع: "تم الانتهاء من العاكس على زعنفة واحدة. وعند أقصى توسع، سيكون حجمه 50٪ من عاكس CMOS العادي".
وتعتمد دائرة العاكس من إنتل على طريقة جديدة لتوصيل الترانزستورات العلوية والسفلية (اللون الأصفر)، بالإضافة إلى طريقة جديدة للوصول إلى أحد الترانزستورات (اللون الرمادي) من أسفل السيليكون.
تكمن المشكلة في أن الضغط على جميع خطوط التوصيل البيني اللازمة لتكديس ترانزستورين في دائرة عاكسة يؤدي إلى إبطال ميزة المساحة. لإبقاء الأمور مضغوطة، تحاول Intel التخلص من بعض الازدحام عند الاتصال بالأجهزة المكدسة. في الترانزستورات اليوم، تأتي جميع التوصيلات من أعلى الجهاز نفسه. ولكن في وقت لاحق من هذا العام، ستستخدم إنتل تقنية تسمى نقل الطاقة الخلفي والتي تسمح بوجود التوصيلات البينية فوق وتحت سطح السيليكون. باستخدام هذه التقنية، يتم الاتصال بالترانزستورات السفلية من الأسفل بدلاً من الأعلى، مما يبسط الدائرة إلى حد كبير. يتمتع العاكس الناتج بجودة كثافة تسمى تعدد درجات الاتصال (CPP، الحد الأدنى للمسافة بين بوابة أحد الترانزستورات وبوابة الترانزستور التالي)، وهي 60 نانومتر. يبلغ CPP لرقائق العقدة 5 نانومتر اليوم حوالي 50 نانومتر.
بالإضافة إلى ذلك، قامت إنتل بتحسين الخصائص الكهربائية لمكدس CFET من خلال زيادة عدد أوراق النانو لكل جهاز من اثنين إلى ثلاثة، وتقليل التباعد بين جهازين من 50 نانومتر إلى 30 نانومتر، واستخدام الأشكال الهندسية المحسنة لتوصيل أجزاء مختلفة من الجهاز.
باستخدام عامل شكل أصغر من 60 نانومتر من Intel، أظهرت سامسونج نتائج لدرجات الاتصال المتعددة (CPP) 48 نانومتر و45 نانومتر، على الرغم من أن هذه النتائج كانت للأجهزة الفردية بدلاً من العاكسات الكاملة. على الرغم من انخفاض أداء نموذجي CFET الأصغر حجمًا من سامسونج، إلا أنه لم يكن كبيرًا، ويعتقد باحثو الشركة أن تحسين عملية التصنيع سيعالج المشكلة.
مفتاح نجاح سامسونج هو القدرة على عزل مصدر واستنزاف أجهزة pFET وnFET المكدسة كهربائيًا. وبدون عزل مناسب، يمكن للأجهزة، التي تسميها سامسونج ترانزستورات التأثير الميداني المكدسة ثلاثية الأبعاد (3DSFETs)، أن تتسرب للتيار. تتمثل الخطوة الأساسية في تحقيق هذا العزل في استبدال خطوة الحفر التي تتضمن مواد كيميائية رطبة بنوع جديد من الحفر الجاف. وهذا يزيد من إنتاجية الأجهزة الجيدة بنسبة 80%.
ومثل شركة Intel، تقوم سامسونج بلمس الجزء السفلي من الجهاز من أسفل السيليكون لتوفير المساحة. ومع ذلك، تختلف شركة تصنيع الرقائق الكورية عن الشركة الأمريكية في استخدام ورقة نانوية واحدة فقط في كل جهاز مقترن، بدلاً من ثلاث شرائح من إنتل. ووفقا للباحثين، فإن زيادة عدد أوراق النانو سيؤدي إلى تحسين أداء CFETs.
مثل سامسونج، نجحت TSMC في تحقيق دقة تصنيع تبلغ 48 نانومتر ذات الصلة بالصناعة. ما يجعل أجهزتها فريدة من نوعها هو النهج الجديد الذي يخلق طبقة عازلة بين الأجهزة العلوية والسفلية للحفاظ على العزلة بينهما. تتكون صفائح النانو عمومًا من طبقات متناوبة من السيليكون وجرمانيوم السيليكون. أثناء الخطوات المناسبة في العملية، تقوم طرق الحفر الخاصة بالسيليكون الجرمانيوم بإزالة هذه المواد، وتحرير أسلاك السيليكون النانوية. تستخدم TSMC طبقة من الجرمانيوم السيليكوني لعزل الجهازين، مع العلم أن طبقة الجرمانيوم السيليكونية ستحفر بشكل أسرع من طبقات الجرمانيوم السيليكونية الأخرى، لذلك تستخدم طبقة الجرمانيوم السيليكونية ذات محتوى الجرمانيوم العالي بشكل خاص. بهذه الطريقة، يمكن إنشاء طبقة العزل في عدة خطوات قبل تحرير أسلاك السيليكون النانوية.